Práctica 5: Implementación estructurada de Flipflops para división de frecuencia y su descripción en Verilog OBJETIVOS: ● ● ●

Conocer la estructura de un flip-flop partiendo de las compuertas lógicas más sencillas que lo componen Comprender el funcionamiento de un divisor de frecuencia y su construcción a partir de flip-flops Hacer implementación de un divisor de frecuencia y un LFSR para un fin práctico

En esta práctica se hizo la introducción a los sistemas secuenciales. Contrarios a los sistemas combinacionales estudiados anteriormente, éstos no dependen exclusivamente del estado que se presente en el momento, sino además de salidas previas, por lo que aquí se introduce el concepto de memoria. Para hacer la introducción a este tipo de sistemas se presenta el concepto de circuito biestable, que hace alusión a un circuito capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido, siendo el principio de la memorización. Mostrado en su forma más simple con dos compuertas NOT:

Para ver cómo se almacena información en un circuito inestable, se analiza el siguiente circuito conocido como SR LATCH. Su comportamiento se describe en la tabla,

Se observa que si las dos entradas son distintas entre sí la salida Q será igual a la entrada S, pero en caso de que sus dos entradas sean iguales se presentan casos particulares. Si S y R son 0 no se generará ningún dato a la salida por lo que se mantendrá la salida Q anterior, en caso de que sean ambas 1 se presentará una salida indeterminada por lo tanto indeseada, para corregir esto surge el LATCH tipo D

El Latch tipo D se compone entonces de las mismas salidas 𝑄 y 𝑄̅ con la diferencia de que las entradas van conectadas a otro circuito de modo que no importa el valor de C y D los valores lógicos de R y S no serán 1 al mismo tiempo. Las nuevas entradas serán un Clock y D donde la entrada del Clock será una señal de pulsos periódicos.

Usando el Latch tipo D surge otro dispositivo que es el foco principal de esta práctica, el FlipFlop, en este caso, el Flip-Flop tipo D. Este tipo de Flip-flop está compuesto de dos Latch donde la salida Q del primero está conectada a la entrada D del segundo y uno de los Clocks tiene la entrada negada.

Su funcionamiento depende de si éste es de flanco de subida o flanco de bajada. Partiendo de un estado inicial, el nivel lógico de la salida se verá modificado por los niveles lógicos de la entrada D pero éste no cambiará su estado hasta encontrarse con el flanco (desde la señal del Clock) que lo determina.

Se puede ver más claramente en la imagen siguiente, tanto su comportamiento como sus diferencias con el Latch. Mientras el Latch es activado por nivel lógico, el Flip-flop lo hace por flanco.

Divisores de frecuencia Son circuitos útiles para obtener señales de distintas frecuencias a partir de una señal de entrada, durante ésta práctica se conocieron dos tipos de divisores de frecuencia. El primero es un tipo especial de Flip-flop donde la salida se conecta directamente a la entrada D, resultando en una salida con un periodo 2T, siendo T el periodo de la señal de entrada. Lo que equivale a una señal con la mitad de la frecuencia ingresada.

Esto es útil, ya que si se conectan una cantidad N de Flip-flops configurados de esta manera, la frecuencia se irá reduciendo de manera exponencial a la salida del siguiente Flip-flop según la ecuación: 𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑒𝑛𝑡𝑟𝑎𝑑𝑎 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 = 2𝑁 La ventaja de usar este tipo de divisor es que la cantidad de flip-flops necesarios es relativamente baja, con el problema de que la exactitud no es la mejor. Otro tipo de divisor ofrece una mejor solución cuando se requiere una mayor precisión en la frecuencia obtenida a la salida pero con una cantidad mayor de Flip-flops si se compara con el divisor anterior. Su configuración consiste en N Flip-flops, cada salida conectada a la entrada D del siguiente y así sucesivamente hasta la última salida la cual se niega y se conecta de nuevo a la primera entrada. Todos los clocks son comunes.

El comportamiento se puede describir para este caso como: 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 =

𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑒𝑛𝑡𝑟𝑎𝑑𝑎 2∗𝑁

Implementación en la FPGA usando Verilog Se establecerán diferentes módulos en donde se describe cada uno de los dispositivos y se relacionan mediante instanciación con el fin de obtener un divisor de frecuencia con unas características específicas. En el primer módulo se establece la descripción del SR Latch, así:

En el siguiente módulo se observa la descripción del D Latch usando la instanciación del SR Latch anteriormente descrito:

De acuerdo con la definición de un Flip-flop, éste se construyó con la instanciación de dos D Latch y las respectivas conexiones.

Se propuso diseñar un divisor de frecuencia para generar una salida de 1 Hz dado un clock de 50 MHz, se llegó a la conclusión que era más adecuado realizarlo con el primer tipo de divisor antes descrito y se calculó la cantidad de flip-flops necesarios para su descripción según la ecuación 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑠𝑎𝑙𝑖𝑑𝑎 = Entonces 1 𝐻𝑧 =

𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑑𝑒 𝑒𝑛𝑡𝑟𝑎𝑑𝑎 2𝑁

50 𝑀𝐻𝑧 2𝑁

2𝑁 = 50𝑥106 𝑁 = log 2 (50𝑥106 ) = 25.58 Se necesitarían aproximadamente 26 Flip-flops para su construcción. De la misma manera como se ha hecho anteriormente, se crea un nuevo módulo que contendrá al divisor instanciando cuantos flip-flops sean necesarios para lograr la frecuencia de salida requerida.

Se continúa la instanciación de los demás flip-flops según el cálculo realizado, utilizando el bus “uno” para interconectar los flip-flops en cascada; esta configuración logrará conseguir una frecuencia de aproximadamente 0.7Hz en la salida del flip-flop número 26. El módulo LFSR sirve como un contador binario y es utilizado en múltiples sistemas digitales, a continuación se crea un nuevo módulo con su nombre y se instancia con la frecuencia que acabamos de obtener con la configuración de los flip-flops. El resultado esperado es un conteo binario de 0 a 15 reflejado por los leds propios de la fpga, representando a cada uno de los bits.

Teniendo el módulo LFSR se usa como clock de entrada la salida de 0.7Hz obtenida del divisor de frecuencia.

Por último, se realizan los respectivos procedimientos de chequeo y simulación, para comprobar que todo esté en orden; siendo este el caso, finalmente se implementa el diseño en la FPGA.